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1−1 TMS320C67x DSP Block Diagram 1-7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−1 TMS320C67x CPU Data Paths 2-3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−2 Storage Scheme for 40-Bit Data in a Register Pair 2-4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−3 Addressing Mode Register (AMR) 2-10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−4 Control Status Register (CSR) 2-13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−5 PWRD Field of Control Status Register (CSR) 2-13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−6 Interrupt Clear Register (ICR) 2-16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−7 Interrupt Enable Register (IER) 2-17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−8 Interrupt Flag Register (IFR) 2-18. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−9 Interrupt Return Pointer Register (IRP) 2-19. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−10 Interrupt Set Register (ISR) 2-20. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−11 Interrupt Service Table Pointer Register (ISTP) 2-21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−12 NMI Return Pointer Register (NRP) 2-22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−13 E1 Phase Program Counter (PCE1) 2-22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−14 Floating-Point Adder Configuration Register (FADCR) 2-24. . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−15 Floating-Point Auxiliary Configuration Register (FAUCR) 2-27. . . . . . . . . . . . . . . . . . . . . . . . . .
2−16 Floating-Point Multiplier Configuration Register (FMCR) 2-31. . . . . . . . . . . . . . . . . . . . . . . . . . .
3−1 Single-Precision Floating-Point Fields 3-11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−2 Double-Precision Floating-Point Fields 3-12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−3 Basic Format of a Fetch Packet 3-16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−4 Examples of the Detectability of Write Conflicts by the Assembler 3-25. . . . . . . . . . . . . . . . . .
4−1 Pipeline Stages 4-2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−2 Fetch Phases of the Pipeline 4-3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−3 Decode Phases of the Pipeline 4-4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−4 Execute Phases of the Pipeline 4-5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−5 Pipeline Phases 4-6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−6 Pipeline Operation: One Execute Packet per Fetch Packet 4-6. . . . . . . . . . . . . . . . . . . . . . . . .
4−7 Pipeline Phases Block Diagram 4-10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−8 Single-Cycle Instruction Phases 4-16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−9 Single-Cycle Instruction Execution Block Diagram 4-16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−10 Multiply Instruction Phases 4-17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−11 Multiply Instruction Execution Block Diagram 4-17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−12 Store Instruction Phases 4-18. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−13 Store Instruction Execution Block Diagram 4-19. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−14 Load Instruction Phases 4-20. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−15 Load Instruction Execution Block Diagram 4-21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−16 Branch Instruction Phases 4-22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−17 Branch Instruction Execution Block Diagram 4-23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .